使用SystemVerilog的查找表建模模拟电路
现在的芯片越来越复杂，模拟电路和数字电路要紧密配合。在验证阶段，直接用SPICE仿真太慢了，所以工程师们想出了一个办法：用事件驱动的行为模型来替代，应该也叫DMS。
SystemVerilog本身没有内置的查找表功能，不像Verilog-AMS有个 $table_model() 于是就自己动手。
整个设计思路很直观。先从CSV文件读取数据—— 选择CSV格式是因为SPICE和MATLAB都支持导出这种格式。 然后把数据存储在SystemVerilog的结构体里：
